教学点滴：二进制译码器的设计方案

二进制译码器是使用最广泛的组合逻辑电路，在不同的规模和应用条件下，常采用不同的设计方案。
对于小型的二进制译码器，可以采用与门阵列进行设计。二进制译码器每个输出都是输入的最小项，而最小项是由输入变量乘积项构成的，所以每个输出可以由一个独立与门实现。
在采用中小规模集成块形成较大规模译码器时，常采用分段译码的设计方式，利用高位的译码控制低位译码器的使能端，由此形成逐级译码的方式。
而要想形成独立的大规模译码器，则通常采用2位译码器先分别对输入进行并行译码，然后将2个2位译码器的输出交叉相与，通过与门阵列形成4位译码输出，再由2个4位译码器的输出交叉相与，通过与门阵列形成8位译码输出，依次类推，通过与门阵列的迭代扩展，就可以迅速扩展到足够大的规模。与前两种方式相比，此方法成本低速度快。